laboratorio 8: Sumador/Restador de 7 bits con visualización dinámica

 

Laboratorio 8: sumador/restador de 7 bits con visualización dinámica

Juan Pablo López Guevara 20171005073

Universidad Distrital francisco José de caldas. Bogotá octubre
2020

Introducción

Debido a que en la practica se necesita no solo sumar sino también restar, modificamos el circuito de la practica 8 para agregar la capacidad de restar.

Objetivos

• Diseñar restador simple a partir del sumador de 7 bit (teniendo en cuenta A>B)
  
• Eliminar la restricción  (A>B)
  

 Marco Teórico

Como vimos al principio del curso, para restar en binario podemos usar el complemento a 2. Para poder hacer el complemento a 1, usamos las compuertas XOR, que nos permiten hacer lo que llamaríamos un "complemento controlado".

 

De la figura 1. vemos que podemos tomar por ejemplo A como el control y B la entrada a complementar. Lo que nos daría el complemento de B cuando A es lógica alta.

Diseño

Para eliminar la restricción A>B, debemos regresar algunas clases antes cuando se explico comparadores.

Ya sabemos de donde sale el siguiente circuito comparador de 1 bit

Figura 2. comparador de 1 bit

Lo que nos faltaba por construir en la clase es el circuito que compara 2 comparadores, con el cual podríamos seguir la mecánica ya usada para crear comparadores de 2n bits

Partimos de la siguiente tabla de verdad 

Tabla 1. tabla de verdad del comparador de comparadores

De aquí obtenemos las siguientes ecuaciones

G=GM*EM'+GL*EL'*EM

E=EL*EM

L=(GM+EM)'+(GL+EL+GM)'

a partir de aquí, solo necesitamos concatenar comparadores de forma mecanica

Comparador de 2 bits

comparador de 4 bits

comparador de 8 bits

Ahora solo nos queda diseñar los circuitos que controlan los complementos

para hacer un sumador simple (con restricción A>B) basta con tener este diagrama

Figura 3. sumador/ restador de 7 bits con restricción A>B

Para poder eliminar dicha restricción, debemos usar el comparador de 8 bits, aprovechando las compuertas XOR y las compuertas AND para controlar cuando las habilitamos. 

Para el signo negativo, basta con complementar el codigo para mostrar el numero 0.

De esta forma, no necesitamos modificar el deco a 7 segmentos BCD

Para cumplir con lo pedido en la guia, armamos el siguiente circuito ya en PSoC creator

 

Podemos ver la prueba del funcionamiento en este link

Conclusiones

Vemos claramente la utilidad de ser creativos con el uso que le podemos dar a las compuertas lógicas más simples. Así como la compuerta AND puede ser tomada como habilitador, la compuerta XOR puede ser tomada como un complemento controlado. Conocer esto nos permite ahorrar el uso innecesario de más componentes.

Por otro lado, vemos que los comparadores son igual de versátiles en su uso que los sumadores y con tener diseñado el comparador de comparadores, ya es solo usarlos como bloques para crear comparadores mucho más complejos.

 

 

Parcial 1 fundamentos de circuitos digitales

Primer parcial fundamentos de circuitos digitales

Tercera parte: Implementación PSoC

Juan pablo lopez guevara 20171005073

Enunciado

Solución

Comenzamos planteando la tabla de verdad, con los debidos casos no importa

De aquí los siguientes mapas y ecuaciones, A y B salidas enteras y C cómo salida decimal

Para A

De aquí

Para B

De aquí 

 

Para C

(lo repetimos 3 veces para que sea más claro donde se eligen los 1)

 

De aquí 

Implementando con compuertas NOR

A

 

B

 

C

 

Implementamos el circuito completo con bloques

Ahora implementamos con un mux de 8 entradas y 3 selectores. Para esto, nos basamos en el ejemplo teórico, así cómo de la explicación del libro Floyd página 376.

De allí sabemos que podemos construir circuitos de hasta 4 variables usando cómo entradas los selectores y la entrada menos significativa cómo la primera entrada del multiplexor.

Dependiendo de lo que se requiera, esta primera entrada será negada o no. El resto de entradas serán conectadas a un valor lógico HIGH o LOW o a esta entrada menos significativa (o a la negación de esta), dependiendo de la tabla de verdad que se requiera cumplir.

Primero, mostraremos cómo se construyó el mux 8 a 1 (relación que implica 3 selectores)

Aqui lo podemos verificar Link: https://circuitverse.org/simulator_old/edit/primer-parcial# o aquí, en el circuito primer parcial https://circuitverse.org/users/46623

Mux2a1

mux4a1

mux8a1

A. Lo diseñamos de la siguiente forma: planteamos los miniterminos en la tabla de verdad del mux y así

De esta forma, podemos implementar A B y C así

Encontramos que debemos negar S0 en la entrada C0 para que así podamos cumplir con la tabla de verdad. Las entradas con 1 las conectamos a Vcc ( 1 lógico) y las entradas con 0 a tierra. Las demás entradas nos son indiferentes porque son casos imposibles, por lo que las conectaremos a tierra (0 lógico).

 

 

B. Siguiendo el mismo principio, diseñamos las conexiones en el mux para B

 

 

Encontramos que además de la negación encontrada más arriba

necesitamos agregar una nueva conexión con C1, vemos que este es 1 cuando S0 es 0

C. Por ultimo, diseñamos nuestro ultimo circuito con mux

Vemos que la única conexión diferente es que C1 tiene el mismo comportamiento que S0, por lo que

 

De esta forma

Conclusiones

Vemos claramente la versatilidad de conocer las diferentes aplicaciones que tienen los circuitos vistos en clase. El multiplexor permite solucionar de manera práctica y eficiente circuitos cómo el propuesto en el parcial.

Las condiciones imposibles permiten simplificar mucho el análisis en los mapas.

El link del video para ver es este

laboratorio 7: sumador de 7 bits con visualización dinamica

Laboratorio 7: sumador de 7 bits con visualización dinámica

Juan Pablo López Guevara 20171005073

Universidad Distrital francisco José de caldas. Bogotá octubre
2020

Introducción

Vamos aumentando la cantidad de bits y con ello nos surge la necesidad de visualizar más. Esto conlleva a que debamos diseñar componentes que nos permitan esta tarea, como lo es un decodificador de 8 bits a BCD, un sumador de 7 bits (sumador completo), un multiplexor de 16 a 4 y un decodificador 2 a 4 (estos dos últimos dos con el fin de poder usar visualización dinámica con los 4 display).

Objetivos

• Diseñar un sumador de 7 bits (completo)
• Usar la tabla de verdad del 74185 para crear un deco8bit@BCD
• Diseñar un multiplexor 16 a 4 
• Diseñar un decodificador 2 a 4 que controle los comunes

 Marco Teórico

Decodificadores

Los decodificadores nos permiten convertir una funcionalidad de menor cantidad de entradas a una mayor cantidad de salidas.

Figura 1. Relación entradas- salidas para un decodificador

Un decodificador de cualquier tamaño se puede construir con el siguiente bloque, que fue estudiado en clase

Figura 2. Deco 1 a 2

Y con habilitador, nos permitirá construir más bloques decodificadores con este bloque elemental

Figura 3. Deco 1 a 2 con enable

La tabla de verdad que nos permite llegar a este diseño es la siguiente

tabla 1. tabla de verdad para deco1@2 con enable

Implementamos el bloque y con este podemos construir el deco que necesitemos

Figura 4. Implementación deco 1a2

Figura 5. Diagrama deco 2 a 4

Podemos deducir este diagrama con la siguiente tabla de verdad

tabla 2.  tabla de verdad para deco 2 a 4

Metodología

Se construye un sumador de 7 bits a partir de un sumador completo de un bit, usando el método de mapas, con la hoja de datos del integrado 74185, se construye un multiplexor de 16 a 4 y por ultimo se utiliza el deco nombrado en el marco teorico para las tierras del display (acompañado de un contador que nos proporcional PSoC creator).

El diagrama que se dijo en clase viene resumido de esta forma

Figura 6. bloque sumador y decodificador

Figura 7. Bloque multiplexor y deco a 7 segmentos

Construyendo sumador de 7 bits

Conociendo el sumador de 1 bit, y que podemos concatenar muchos de estos, podemos construir facilmente un sumador de 7 bits.

Figura 8. Sumador completo de 1 bit

Figura 9. Sumador de 7 bits

Construyendo multiplexor 16 a 4

Partimos del bloque de 2 a 1, y sabiendo la relación entre entradas y salidas, sabemos que necesitamos 2 selectores. Así

Construyendo bloque 74185 a partir de tabla de verdad

Comenzamos tomando la tabla de verdad de la hoja de datos

tabla 3. Tabla de verdad del 74185

De aquí, usando el método de mapas llegamos a las siguientes ecuaciones y circuitos

y1=E'((A+B+C)'D+(A+D)'BC+A(B'CD+C'(B+D')))+E((A+C+D)'+(A+C)'B+C((A+B)'D+A(B+D')))

 

 

y2=E'((C+D)'B+ABD'+((A+B)'+B'C)D)+E(AC'(B(+)D)'+BD'(C+A')+(A+B)'CD)

y3=E'(C{(A+B+D)'+A'BD}+AD(B+C)')+E(D{(A+B+C)'+AB'C}+AB(C+D)')

y4=E'(ABC+CD'(A+B)+(B+C)'D)+E(C'(A+B+D')+B'CD)

y5=E'D(C+B)+E((C+D)'+BCD)

y6=E(C+D)

Por ultimo, ensamblamos todo y lo pasamos a PSoC

link del video

Conclusiones

Vemos claramente lo util de la electronica digital a la hora de resolver problemas matematicos. Con solo compuertas logicas, somos capaces de hacer una calculadora que se visualiza.